Привет, у меня есть следующие строки кода внутри модуля testbench в файле SystemVerilog с...
Я пытаюсь изучить случай, ссылаясь на https://verificationacademy
Во всех наших тестовых случаях я вижу фиксированные системные вызовы wait ().Мне нужно свести все к...
Я реализовал специальный фильтр в C / C ++, «инкапсулированный» в SystemC-модуль.Я хочу...
class base; int a = 15; endclass class extended extends base; int b = 2; endclass module top;...
module A#(parameter NUM_PORT=2); logic port_wire[NUM_PORT]; DUT dut_inst( generate for(genvar idx=0;...
interface dut_if(); logic sig_a_i; logic [1:0] sig_b_i; endinterface module tb(); dut_top dut(
Теперь я анализирую код UVM, как показано ниже для изучения. // UVM run_phase() task...
Я делал 2D-массив в SystemVerilog, но modelsim скомпилирован с ошибками, поэтому теперь мой вопрос...
Quartus возвращает эту ошибку: «и индексирование x возвращает совокупное значение».Код: module...
Я не знаком с uvm, но пытаюсь понять и изучать. Я обнаружил приведенный ниже код при наклоне UVM....
Это не тот блокатор, с которым я имею дело, просто ищу, возможно, более элегантный способ сделать...
Попытка сделать это parameter integer PRECHARGE_CLOCKS = $ceil(PRECHARGE_NS / CLOCK_PERIOD_NS); И...
У меня есть сигнал интерфейса, который я инициализирую в блоке initial в моем верхнем модуле. В...
В SystemVerilog у меня есть базовый класс A и производный класс B, C, D.Я хотел бы создать массив...
Какими должны быть индексные диапазоны параметра init в этом случае: parameter zero = 0; parameter...
SystemVerilog имеет нестандартные однобитовые литералы значений, такие как '0 и '1.В...
Я столкнулся с проблемой при попытке изменить очередь класса в функции systemverilog. Вот коды:...
import rv32i_types::*; module cmp ( input [2:0] sel, input [31:0] a, b, output logic f );...
reg [7:0] num [0:15]={8'd64,8'd121,8'd36,8'd48,8'd25,8'd18,8'd2...
Я анализировал один VIP и нашел в нем следующую строку: topic class member; Никогда не видел такой...
enum {Idle, S1, S2} State; covergroup cg_State @(posedge Clock); states : coverpoint State;...
Чем отличаются методы num () и size () в ассоциативных массивах systemverilog. LRM, похоже, не...
мой код класса env выглядит следующим образом - class my_env extends uvm_env; my_env_cfg cfg_; //...
У меня есть проект проверки синхронного FIFO, я создал драйвер, и он был успешным. После этого я...