Привет, у меня есть следующие строки кода внутри модуля testbench в файле SystemVerilog с использованием Intel Quartus Prime:
`timescale 1ns/1ps
module fo;
parameter retardo_reset = 150;
parameter repetir = 2;
reg clock;
reg reset;
reg clear;
reg rden;
reg wren;
reg [7:0] data_in;
reg [7:0] data_out;
reg [7:0] queue [$:31];
reg [7:0] random_number;
wire aempty;
wire afull;
wire empty;
wire full;
// There is more code there ...
Но компилятор говорит, что в строке объявляется очередь reg [7:0] queue [$:31]; есть следующая ошибка:
Ошибка (10170): синтаксическая ошибка Verilog HDL на fo.sv (15) рядом с текстом: "$";ожидание операнда. Проверьте и исправьте любые синтаксические ошибки, которые появляются непосредственно перед или по указанному ключевому слову.База данных знаний Intel FPGA содержит множество статей с конкретными сведениями о том, как устранить эту ошибку.Посетите базу знаний по номеру https://www.altera.com/support/support-resources/knowledge-base/search.html и найдите номер этого конкретного сообщения об ошибке.
Знаете ли вы, что я делаю неправильно?Потому что это правильный способ объявить ограниченную очередь в SystemVerilog.