Вопросы с тегом системы Verilog - PullRequest

Вопросы с тегом системы Verilog

0 голосов
0 ответов

Я пытаюсь подтвердить поведение протокола I2C.Я хочу заявить о свойстве, что за START должно...

trala / 10 апреля 2019
0 голосов
1 ответ

Есть ли другой способ удалить определенное значение индекса из динамического массива? Вот мой...

Emman / 10 апреля 2019
0 голосов
1 ответ

Я расширил использование моего virtual task body() в классе последовательности, а в объявлении...

El_Gahaf / 08 апреля 2019
0 голосов
1 ответ

У меня есть сериализаторы и десериализаторы 8: 1, основанные на ширине данных в нашем коде RTL. На...

RAMA KRISHNA MEDA / 08 апреля 2019
2 голосов
2 ответов

Я использовал $ random, чтобы получить другое число, но теперь мне нужно случайное число без знака,...

AnuragChauhan / 06 апреля 2019
1 голос
1 ответ

У меня есть требование, когда мне нужно повторно использовать мою последовательность для записи...

Uday / 04 апреля 2019
1 голос
1 ответ

Я вижу побочные эффекты других несвязанных сигналов, которые затрагиваются, когда я использую силу...

Sanjeev Singh / 01 апреля 2019
0 голосов
1 ответ

Есть ли способ использовать функцию локатора массива в качестве условия для функции локатора...

Arun D'souza / 28 марта 2019
0 голосов
1 ответ

Я новичок в systemverilog. Я изучил функциональность «интерфейса» для подключения TestBench и DUT,...

Payal / 27 марта 2019
0 голосов
1 ответ

Я просто не уверен, как изменить код.Я знаю, что мне нужно добавить входной порт, но я не знаю, как...

mattycodes1995 / 24 марта 2019
0 голосов
1 ответ

Я хочу подключить переменную модуля к порту в виртуальном интерфейсе с помощью оператора assign. Я...

Somesh / 23 марта 2019
1 голос
1 ответ

Я разрабатываю модуль, который принимает несколько каналов и выводит один канал. Каждый канал...

csehydrogen / 21 марта 2019
0 голосов
1 ответ

Как правило, это можно сделать: string a; a = {a, " first"}; a = {a, "...

Arun D'souza / 20 марта 2019
0 голосов
1 ответ

Я новичок в SystemVerilog, и в настоящее время изучаю интерфейсы, и я столкнулся с проблемой со...

Ruslan / 16 марта 2019
2 голосов
1 ответ

Вот фрагмент кода интерфейса, в котором есть несколько параметризованных размеров. С четвертым...

Rich Maes / 12 марта 2019
0 голосов
2 ответов

Я пытаюсь установить поля регистра uvm в SystemVerilog.Вот мои поля регистра: TXA TXA1 RSVD T4AMP Я...

sai kiran / 11 марта 2019
0 голосов
1 ответ

мне нужно получить доступ к 4 одинаковым регистрам, которые отличаются только по смещению. макет...

Jingbo Zhang / 11 марта 2019
1 голос
0 ответов

Есть ли способ вывести содержимое памяти из памяти, которая используется в классе, вместо...

Alphonse von Alexandric / 11 марта 2019
0 голосов
1 ответ

module rev_array; int array_in[10]={0,1,2,3,4,5,6,7,8,9}; typedef integer array[9:0]; function...

Grace90 / 08 марта 2019
0 голосов
1 ответ
0 голосов
1 ответ

Привет, я новичок в stackoverflow и systemverilog / uvm. В настоящее время я пытаюсь получить точку...

DK_513 / 05 марта 2019
0 голосов
1 ответ

Почему не работает ограничение суммы в System Verilog Dynamic Array?(Запуск на детской площадке EDA...

romi / 03 марта 2019
0 голосов
1 ответ

Я нахожусь в фазе пробега и допустим, я поднял 20 возраженийЯ хочу закончить все эти 20 возражений,...

user1978273 / 01 марта 2019
0 голосов
1 ответ

Если я сделаю это: int da []; ... da = new[2]; ... da = new[1]; Есть ли у меня утечка памяти?Должен...

Matthew Taylor / 27 февраля 2019
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...