Возможно ли иметь два флопа / любые другие экземпляры имеют одинаковое имя в списке соединений?...

в статье Методы кодирования и написания сценариев для проектов FSM с оптимизированными синтезом...

У меня есть файл с транзакциями, у каждой есть время, когда это произошло.Я хочу запустить...

Я ищу некоторое интуитивное понимание метода systemverilog ожидания определенного сигнала на...

Есть ли способ отладки ваших групп покрытия и точек покрытия по сигналам, для которых они написаны,...

Я новичок в SystemVerilog и в проекте, над которым я работаю, я наткнулся на следующую декларацию...

У меня есть два экземпляра DUT, которые работают в режиме блокировки, один из которых запускает T...

class A; string dev_name = "MY_DEV"; virtual function string gen_str(int m=-1); string...

Мне интересно, можно ли переопределить тест, указанный в командной строке, через + UVM_TESTNAME с...

Предположим, что мой модуль имеет 8-битный вход и 8-битный выход module MyModule (input logic [7:0]...

IEEE 1800-2017 LRM сообщает в разделе 25.9 Виртуальные интерфейсы , что: Хотя интерфейс может...

Я пытаюсь изменить детализацию UVM симуляции после выполнения определенных условий.Параметры...

Я пытаюсь вывести один бит за раз через SPI из известного 2D-массива. logic [7:0] fpga_status_queue...

Полагаю, «write_ptr_gray_nxt» также следует сбросить. «Write_ptr_gray_nxt» является частью «полной»...

Я обнаружил проблему в проприетарном языке Electronics Design Automation и решил посмотреть, как...

Я сейчас пытаюсь ввести бит в массив битов. Положение бита, который нужно «форсировать», зависит от...

Я пытаюсь создать модуль, который имеет другой модуль памяти, я пытаюсь иметь один параметр,...

Я пытаюсь понять, как typedef и enum работают в SystemVerilog и, в частности, возможно ли...

Я создаю покрытие для своего дизайна и хочу повторно использовать определение группы покрытия для...

Я генерирую разделенные часы, что-то вроде этого: logic div_clk; always_ff @(posedge clk or negedge...

Мне нужно проверить это требование Сигнал Serial_in_FF2_meta_out фильтруется по импульсам короче...

Я пытаюсь создать какое-то оборудование в SystemVerilog, и я столкнулся с проблемой, на которую не...

Я пытаюсь самостоятельно изучить SystemVerilog (я студент университета, и в своих проектах я всегда...

У меня есть класс с rand членом данных i. Этот класс (child) является членом класса parent, который...

Есть ли проблемы с использованием версии зашифрованных файлов Quartus, специфичной для Quartus 14.1...