Вопросы с тегом системы Verilog - PullRequest

Вопросы с тегом системы Verilog

0 голосов
1 ответ

В моем проекте так много последовательностей, которые обрабатываются виртуальной...

user9169344 / 13 июня 2018
0 голосов
1 ответ

Вот как я обычно вызываю new в SystemVerilog: class A; endclass A a = new(); Но иногда мне не нужен...

Moberg / 12 июня 2018
0 голосов
1 ответ

Как мы можем инициализировать очередь структуры с репликацией, если также присутствуют не...

thorondor1990 / 12 июня 2018
0 голосов
2 ответов

У меня есть определение интерфейса для параметризованного интерфейса следующим образом: interface...

Prashanth R / 07 июня 2018
0 голосов
1 ответ

Произойдет ли приращение слева направо или справа налево в следующем случае: desc.src_addr =...

Sharanbr / 01 июня 2018
0 голосов
1 ответ

Когда я использую systemverilog, я не могу найти хорошую IDE, чтобы показать методы конкретного...

Songsong Sun / 31 мая 2018
0 голосов
1 ответ

Существует ли API для получения всех дескрипторов компонентов OVM в среде верификации?Причина, по...

user1978273 / 25 мая 2018
0 голосов
1 ответ

schematic Я хотел бы написать системный verilog-код для реализации этой схемы (с использованием...

Prince / 23 мая 2018
0 голосов
1 ответ

У меня есть структура x, определенная ниже typedef struct packed { int a; int b; } x_s; Число...

user1978273 / 18 мая 2018
0 голосов
1 ответ

В настоящее время я создаю простой uvm tb и сталкиваюсь с проблемой использования интерфейса.Вот...

Rocky Zheng / 16 мая 2018
0 голосов
2 ответов

имея в своем оборудовании тонны регистров, содержащих битовые поля, я хотел «присвоить имена» этим...

David Belohrad / 15 мая 2018
0 голосов
1 ответ

У меня есть DUT, где запись занимает 2 такта, а чтение занимает 2 такта, прежде чем это...

Emman / 14 мая 2018
0 голосов
1 ответ

Если на игровой площадке eda (SV / UVM) имеется несколько файлов, включая пакеты и т. Д. Как eda...

rainbow / 11 мая 2018
0 голосов
1 ответ

Я пытаюсь вызвать 4 задачи в рамках другой задачи следующим образом: task execute(); logic [0:3]...

Yash Karundia / 06 мая 2018
0 голосов
1 ответ

У меня есть массив шириной 32 бита из n элементов, и я пытаюсь назначить эти элементы вектору, у...

George / 02 мая 2018
0 голосов
1 ответ

Может ли nettype использоваться для определения структуры в языке SystemVerilog? У меня не...

shailesh tripathi / 30 апреля 2018
0 голосов
1 ответ

Я читаю файл, используя fgetc.Чтение файла начинается со смещения. В конце я вижу добавление 8'hFF...

coding_gal / 25 апреля 2018
3 голосов
2 ответов

Это для SystemVerilog. Я знаю, что вы можете указать веса для значений или диапазонов значений в...

krupan / 19 мая 2010
7 голосов
2 ответов

В ответ на этот вопрос о разнице между упакованными и неупакованными векторами в SV, зачем мне...

Nathan Fellman / 04 февраля 2009
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...