Когда вы выбираете опцию SystemVerilog на EDA Playground, компилируются два файла: testbench.sv и design.sv. Если вы хотите, чтобы другие файлы были скомпилированы, вам нужно использовать `include. Например, в https://www.edaplayground.com/x/296, вы увидите, что my_testbench_pkg.svh включен в начало testbench.sv
`include "my_testbench_pkg.svh"
и my_sequence.svh и my_driver.svh включены в начало my_testbench_pkg.svh:
`include "my_sequence.svh"
`include "my_driver.svh"
Это несовместимо с VHDL на EDA Playground, где все вкладки автоматически компилируются. Однако я не могу придумать простой способ изменить это, потому что, если бы я сделал так, чтобы все вкладки были скомпилированы с помощью SystemVerilog, он не был бы обратно совместим со старыми игровыми площадками, которые использовали `include.