Как отметить проблему в спецификации SystemVerilog

Question

Я обнаружил проблему в проприетарном языке Electronics Design Automation и решил посмотреть, как все это обрабатывается в SystemVerilog, и обнаружил, что LRM только что пересмотрел тему, требующую уточнения.

Я пыталсянайти блог или электронную почту на сайтах IEEE и Accellera, но не удалось.

Мой вопрос: как мне связаться с этой группой IEE, работающей над SystemVerilog, чтобы указать на проблему, которая может быть прояснена в ихspec?

Спасибо: -)

Answer 1

Я являюсь членом рабочей группы IEEE.

В IEEE есть система отслеживания ошибок , которую вы посещаете как гость, чтобы проверить, не сообщена ли уже проблема.Вы также можете опубликовать свою проблему на популярном форуме SystemVerilog, например https://verificationacademy.com/forums/systemverilog или https://www.quora.com/topic/SystemVerilog, и обычно в группе есть кто-то, кто ответит.