Декларация входного порта с двумя размерами

Question

Я новичок в SystemVerilog и в проекте, над которым я работаю, я наткнулся на следующую декларацию порта.Из VHDL я знаю объявление порта с одним размером (например, 8-битный вектор).Но я не понимаю, почему указаны два размера.Кто-нибудь может мне это объяснить?

Заранее спасибо!

module foobar
    #(parameter PORTS = 1)
     (input [PORTS-1:0][15:0] id_map);
endmodule

Answer 1

SystemVerilog имеет типы данных массива с несколькими измерениями (фактически массивами массивов) и позволяет портам иметь типы данных массива.

Массив является фундаментальным типом данных в SystemVerilog, и я предлагаю прочитать несколько руководств по нему.Вот одно хорошее объяснение .