Напишите модуль VHDL для параллельного правого сдвига параллельного входа регистр рисунка...

У меня есть массив целых чисел в диапазоне от 0 до 23, в котором хранится значение в диапазоне от 0...

Я не могу понять, почему vivado генерирует синтаксическую ошибку в моих объявлениях сигналов,...

Я только что прошил файл .bit на флэш-память spi моей платы Nexys4 DDR (Artix7). Битовый файл...

У меня есть среда тестирования, которую мне нужно портировать на Xilinx Vivado. Какие аналоги...

Я новичок в Verilog, также в FPGA, и в настоящее время я работаю над проектом.Я выполняю блоки...

Я хочу удалить обуф, присутствующий на выходах моего схематического проекта.

Я создаю простой дизайн VHDL для Xilinx FPGA.Я пытаюсь создать тестовый стенд для него.Когда я...

Редактор директив Vivado HLS предоставляет различные опции для директивы «Ресурс».Можно ли поручить...

Я новичок в использовании Vivado.Я пытаюсь увидеть время (задержка или задержка), и я делаю...

Я довольно новичок в разработке Verilog и FPGA.В настоящее время я работаю над проектом по...

Я пытаюсь смоделировать XADC в VIVADO У меня есть мой код TestBench здесь library IEEE; use ieee

Я пытаюсь создать файл тестового стенда для имитации моего модуля добавления / подчинения и получил...

У меня ошибка при запуске реализации в vivado 2018.2 Это подробности ошибки Информация: [Место...

У меня есть часы 80 МГц, сгенерированные из часов Vivado PLL.Я пытаюсь сгенерировать часы с...

Я новичок в Verilog и использую Vivado, чтобы попытаться написать тестовую среду для некоторого...

Я пытаюсь реализовать 8-разрядный двунаправленный регистр сдвига в VHDl, но он не работает должным...

Я создал этот простой счетчик mod16, используя плату basys3, и что-то не так с моими часами.Сам код...

я новичок в использовании инструмента vivado, и я пытаюсь сделать множитель. и я не использую часы...

Я пытаюсь запустить пример клиента C ++ ZMQ.Код прекрасно компилируется с g ++, но я не могу...

Я пытаюсь скопировать файл, используя подстановочный знак, и он неправильно интерпретируется. set...

Сначала я хочу знать, почему create_clock, create_generate_clock, задержка на входе, задержка на...

Я пытаюсь создать самодельный пакет для проекта VHDL, используя Vivado, и у меня возникает ошибка,...

Я пытаюсь запустить свой VHDL-код на Vivado 2016.3, но даже через 5 часов он не закончился. Затем я...

Хорошо, я проектировал модуль, который пытается зашифровать 128-битное сообщение, используя режим...