Я пытаюсь создать самодельный пакет для проекта VHDL, используя Vivado, и у меня возникает ошибка, когда я добавляю более одного объявления типа.
package TypeDef is
type IntCommand is (meW, meA, meO, meB);
-- type TestType is array (0 to 3) of STD_LOGIC;
type Rec is record
inst : IntCommand;
num1 : STD_LOGIC_VECTOR(3 downto 0);
num2 : STD_LOGIC_VECTOR(3 downto 0);
end record Rec;
end package TypeDef;
Если я закомментирую строку, которая являетсязакомментированный с помощью «TestType», пакет способен работать вплоть до симуляции.Однако, если я раскомментирую эту строку кода или добавлю какой-либо другой вариант типа, при попытке симуляции возникнет ошибка.Ошибка на сложном шаге.
Cheers,