Я пытаюсь преобразовать код SystemC в Verilog, используя vivado hls, однако я не могу этого сделать из-за путаницы при определении верхней функции.
У меня есть файл заголовка (fifo_simple.h) где я определяю "SC_MODULE (fif_simple)" и соответствующие порты и конструктор.есть две функции с именем «fifo_simple :: read_from_fifo» и «fifo_simple :: write_to_fifo», которые я определяю их функциональность в другом файле (fifo_simple.cpp).
Я проверил код с помощью симуляции и доволенфункция кода, однако, у меня проблема с преобразованием этого кода в Verilog с помощью Vivado HLS.Проблема действительно заключается в определении верхней функции модуля в настройках проекта.Я предполагаю, что верхняя функция - fifo_simple, однако, vivado дает мне две опции, то есть «write_to_fifo» и «read_from_fifo», но эти две опции являются только членами / подфункциями из верхнего модуля (см. Прилагаемый рисунок).
Мой вопрос заключается в том, как правильно определить верхнюю функцию и продолжить преобразование. 