Я пытаюсь создать триггеры для выполнения операций сдвига, а затем мультиплексирование, чтобы...

Я получаю следующую ошибку реализации. У меня нет часов в моем дизайне. Как я могу это исправить?...

Я пишу утверждения в системном verilog. Эта проверка утверждения для сигнала «lock», который...

Я пытаюсь избежать использования `define pre-processor и начинаю использовать" let ", так как это...

Мне было интересно, можно ли прочитать параметры модуля значений в Questasim. Предположим, у вас...

Итак, я только начал изучать Verilog, используя Quartus II, и я создавал простые коды для запуска...

Есть ли способ в vim перейти к началу или концу системного verilog-модуля, когда вы редактируете...

У меня verilog определен как ADDR_WIDTH. Я использую его в коде следующим образом `define...

У меня вопрос к директиве default_nettype от SystemVerilog. По умолчанию следующий код в порядке....

Я пытаюсь понять код драйвера UVM, определенный в примере UVM env "verifyguide.com": https://www

У меня есть тестовый стенд, объявленный как module test_circuit logic a,b,c; logic y; circuit UUT (

Я действительно не понимаю, как выглядят пиксели в цветовых форматах YUV. Если я хочу создать...

У меня есть модуль: module test( inout logic [3:0] data [NUM], ... inout logic anything [NUM] ); от...

Я новичок в функциональном освещении в системе-verilog. Я хочу написать кавер-группу, когда два...