VHDL-2008 внешние имена: ссылка verilog net?

Question

Можно ли использовать иерархические ссылки / внешние имена VHDL-2008 для ссылок на сети Verilog?Questa Sim (10.6c) останавливает симуляцию с этим сообщением об ошибке:

vsim-8509: Класс объекта "SIGNAL" для "dut_i.my_net" отличается от класса "net" обозначенногоobject.

Вот код VHDL, который не работает:

alias my_alias is << signal dut_i.my_net : std_logic >>;

Answer 1

Согласно руководству пользователя Questa:

Questa SIM поддерживает стандартный синтаксис IEEE 1076-2008 «внешнее имя» это позволяет вам делать иерархические ссылки из VHDL в VHDL. В настоящее время эти ссылки могут пересекать границы Verilog, но они должен начинаться и заканчиваться в VHDL.

Таким образом, ответ - нет.

Questa предоставляет набор Signal Spy процедур для доступа к вашим сигналам Verilog через имена строк. Вы также должны включить оптимизацию видимости для доступа к этим сигналам, так как строки не анализируются до времени выполнения.