Я не уверен, что делать с этой ошибкой в modelsim. У меня есть вложенный цикл в моем verilog, и он терпит неудачу там:
полная ошибка: datacacheL1.v (152): (vlog-60) Улучшенный цикл FOR не включен для verilog
j = 8;
for(i = 0; i < 16000; i = i + 1) begin
for(k = 0; k < 8;k = k + 1) begin
cacheArray[i][k][45:6] = 0;
cacheArray[i][k][5:4] = INVALID;
cacheArray[i][k][3:1] = j-1;
cacheArray[i][k][0] = 1; //first write bit
//initialize data
dataArray[i][k] = 0;
j = j - 1;
end
end
строка 152 - это строка j = j - 1
Есть ли простое исправление в настройках для этого?