Как использовать много «и» и «или» в одном предложении в VHDL?

Question

У меня есть эта строка кода:

REn0 <= En0 and (conditionCode = "110" or conditionCode = "010");

En0 - это Std_logic, а condtionCode - это Std_logic_vector размером 3 бита.

Я ИЛИ что внутри скобок и добавляю в него сигнал En0, но я получаю эту странную ошибку.

No feasible entries for infix operator 'and'.
Type error resolving infix expression "and" as type ieee.std_logic_1164.STD_LOGIC.

Я не понимаю эти сообщения об ошибках. Я не могу сделать несколько или и и в VHDL ??

Answer 1

Я решил это .. ошибка была из-за того, что я отправлял сигнал (1 бит) с вектором битов ... где никакая функция в пакете std_logic_1164 не делает этого.

Простая душа:

x  <= '1' when  conditionCode = "110" else '0';
y  <= '1' when   conditionCode = "010" else '0';
REn0 <= En0 and ( x or y);