Компиляция пакетов verilog с тем же именем

Question

Verilog 2K поддерживает компиляцию модулей с различной реализацией с использованием средства «config».В моем многочиповом uvm env мне нужно использовать 2 разных пакета (chip_top_pkg.sv), которые имеют одно и то же имя, но разные компоненты uvm.

Есть ли способ скомпилировать их отдельно и использовать при разработке.Или я обязательно должен префикс всех имен пакетов, скажем, уникальное имя чипа?

-sanjeev

Answer 1

К сожалению, SystemVerilog packages используются на ранних этапах процесса компиляции и должны быть объявлены перед тем, как на них можно будет ссылаться.Module разработка происходит намного позже в процессе, что позволяет более поздние привязки для конструкции config.

Таким образом, ваши package имена должны быть уникальными во всей системе.