VHDL 3-битный сумматор.Ошибка в объявлении сущности

Question

Я очень плохо знаком с VHDL, и у меня есть кусок кода, где я просто не могу понять ошибку.Сообщение:

Error (10500): VHDL syntax error at 3badder.vhd(6) near text "3";  expecting an identifier

Мой код:

    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;

    entity 3badder is
      port( a : in std_logic;
        b : in std_logic;
        c : in std_logic;
        sum : out std_logic;
        carry : out std_logic);
    end 3badder;

Answer 1

Имена не могут начинаться с цифр, измените имя с «3badder» на «badder3».

Редактировать:

Посмотрите некоторые ссылки на VHDL.Один я нашел после быстрого поиска:

https://www.ics.uci.edu/~jmoorkan/vhdlref/Synario%20VHDL%20Manual.pdf

«В VHDL имена ... должны начинаться с буквы ...» (2-9)