Красные линии выхода - симуляция Verilog - PullRequest
Новая
       18

Красные линии выхода - симуляция Verilog

0 голосов
/ 12 декабря 2018

Я пытаюсь смоделировать в Modelsim мой код на Verilog.Когда я имитирую его, он показывает мне X (красные) строки вывода.Это мой код и тестовый стенд: 

module alu64bit (
    input wire [63:0] a,    // Input bit a
    input wire [63:0] b,    // Input bit b
    input wire cin,         // Carry in
    input wire [1:0] op,    // Operation
    output wire [63:0] s,   // Output S
    output wire cout        // Carry out
);

wire [63:0] cin_out;
assign cout = cin_out[63];
assign cin = cin_out[0];

genvar i;
generate
    for(i=0; i <= 63; i = i + 1) begin
        alu1bit alu (.s(s[i]),.cout(cin_out[i+1]),.a(a[i]),.b(b[i]),.cin(cin_out[i]),.op(op));
    end 
endgenerate

// End of your code

endmodule

ТБ: 

module alu64bit_test;


    reg [63:0] a;
    reg [63:0] b;
    reg [1:0] op;
    reg cin;

    wire [63:0] s;
    wire cout;

    alu64bit uut (
        .a(a),  
        .b(b),
        .cin(cin), 
        .op(op),
        .s(s), 
        .cout(cout)
    );

    initial begin
        a = 64'hffffffffffffffff;
        b = 64'h0000000000000000;
        cin = 0;
        op[1] = 1;
        op[0] = 0;
        #100;

        end 

endmodule

введите описание изображения здесь

Может кто-нибудь помочь мне с этой проблемой?Спасибо!

...