Verilog - возможно ли создать два vcd файла во время одной и той же симуляции

Question

Мне нужно создать два vcd-файла.Тот, который начинается в нулевое время и заканчивается при изменении определенного сигнала, и тот, который начинается сразу после.

Возможно ли это сделать с помощью verilog?

Answer 1

Стандарт Verilog не обеспечивает способ сделать это в одной симуляции.Ваша первая симуляция будет выполняться до тех пор, пока не изменится конкретный сигнал, создавая ваш первый файл VCD.Ваше второе моделирование должно было бы начать дамп во второй файл VCD при изменении конкретного сигнала.

Некоторые инструменты, такие как ModelSim / Questa, предоставляют параметры командной строки Tcl для дампирования в несколько файлов VCD.Вы бы отключили дамп в первый файл VCD, одновременно начав дамп во второй файл VCD.Пожалуйста, прочитайте руководство пользователя вашего инструмента.