VHDL2008 может быть включен для инструментов синтеза.Это не означает, что поддерживаются все функции стандарта.Например:
ОШИБКА: строка 45: «Декларация создания пакета Vhdl 2008» пока не поддерживается для моделирования.
Поддерживаемые функции обычно упоминаются в документацииТаким образом, ограничения могут быть установлены вручную на основе этого.
Можем ли мы заставить проект VHDL не использовать определенные функции языка?