Оператор конкатенации в VHDL: сравнение элемента массива и создание вектора - PullRequest
Новая
       9

Оператор конкатенации в VHDL: сравнение элемента массива и создание вектора

0 голосов
/ 16 октября 2018

Я пытаюсь сделать следующее:Я беру несколько элементов массива, сравниваю их с фиксированным значением и пытаюсь создать из него вектор.

Вот фрагмент кода: 

architecture behav of main_ent is
... 
type f_array is array(0 to 8) of std_logic_vector(7 downto 0);
signal ins_f_array: f_array;
signal sel_sig_cmd : std_logic_vector(3 downto 0); 
...
process begin
sel_sig_cmd <= ((ins_f_array(4) = x"3A")&(ins_f_array(3)= x"3A")&(ins_f_array(2)= x"3A")&(ins_f_array(1)= x"3A"));

....
end process;
...

Это должно датьчто-то вроде sel_sig_cmd = 1000 или может быть 1011 и т. д. .Но это не работает.Есть ли альтернатива этому коду?ураТахир

Ответы [ 3 ]

0 голосов
/ 16 октября 2018

Ответ от Tricky хорош для подражания.Однако, если вы хотите реализовать его в процессе, процесс можно переписать следующим образом: 

architecture behav of main_ent is
... 
type f_array is array(0 to 8) of std_logic_vector(7 downto 0);
signal ins_f_array: f_array;
signal sel_sig_cmd : std_logic_vector(3 downto 0); 
...
process(ins_f_array(4 downto 1)) begin
if ((ins_f_array(4) = x"3A")&(ins_f_array(3)= x"3A")&
              (ins_f_array(2)= x"3A")&(ins_f_array(1)= x"3A")) then
sel_sig_cmd <= "XXXX" -- Enter your desired value
....
end process;
...

Этот процесс будет утомительным, поскольку он должен охватывать все 16 возможностей условия if".

Другая реализация заключается в использовании условия if для каждого бита следующим образом: 

architecture behav of main_ent is
... 
type f_array is array(0 to 8) of std_logic_vector(7 downto 0);
signal ins_f_array: f_array;
signal sel_sig_cmd : std_logic_vector(3 downto 0); 
...
process(ins_f_array(4 downto 1)) begin
if (ins_f_array(4) = x"3A") then
sel_sig_cmd(3) <= "X" -- Enter your desired value
else
sel_sig_cmd(3) <= "X" -- Enter your desired value
end if;
-- Repeat for other bits
....
end process;
...
0 голосов
/ 23 октября 2018

Вы можете перегрузить оператор "=": 

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity tb is
end entity;

architecture behav of tb is

  function "=" (Left, Right: std_logic_vector) return std_logic is
  begin
    if (Left = Right) then
      return '1';
    else
      return '0';
    end if;
  end function "=";


  type f_array is array(0 to 8) of std_logic_vector(7 downto 0);
  signal ins_f_array: f_array := (x"00",x"01",x"02",x"03",x"04",x"05",x"06",x"07",x"08");
  signal sel_sig_cmd : std_logic_vector(3 downto 0); 

  begin

    process (ins_f_array(1 to 4)) begin
      sel_sig_cmd <= ((ins_f_array(4) = x"3A")&(ins_f_array(3) = x"3A")&(ins_f_array(2) = x"3A")&(ins_f_array(1) = x"3A"));
    end process;

    process
    begin
      wait for 10 us;
      for i in 0 to 8 loop  
        ins_f_array(i) <= std_logic_vector(unsigned(ins_f_array(i)) + 1);
      end loop;
    end process;

end architecture;
0 голосов
/ 16 октября 2018

Это потому, что функция = в VHDL возвращает логическое значение, а не std_logic.В VHDL '93 нет простого способа сделать это, кроме установки каждого бита вручную: 

sel_sig_cmd(3) <= '1' when (ins_f_array(4) = x"3A") else '0'
sel_sig_cmd(2) <= '1' when (ins_f_array(3) = x"3A") else '0'
-- etc

, но в VHDL 2008 есть реляционные операторы (? =? / = Etc), которыевернуть std_logic при сравнении.Таким образом, ваш код становится: 

sel_sig_cmd <= (   (ins_f_array(4) ?= x"3A")
                 & (ins_f_array(3) ?= x"3A")
                 & (ins_f_array(2) ?= x"3A")
                 & (ins_f_array(1) ?= x"3A") );
...