Как настроить некоторые из выводов Pmod как входы, а другие как выходы на моем Basys 3 - PullRequest
Новая
       43

Как настроить некоторые из выводов Pmod как входы, а другие как выходы на моем Basys 3

0 голосов
/ 25 сентября 2019

Я пытаюсь, чтобы один из выводов на моем JB-заголовке Pmod был входом, а другой - выходом.Однако я не могу понять правильный синтаксис Verilog.

Ниже приведено соответствующее ограничение: 

##Pmod Header JB
##Sch name = JB1
set_property PACKAGE_PIN A14 [get_ports {JB[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {JB[0]}]
#Sch name = JB2
set_property PACKAGE_PIN A16 [get_ports {JB[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {JB[1]}]
##Sch name = JB3
#set_property PACKAGE_PIN B15 [get_ports {JB[2]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[2]}]
##Sch name = JB4
#set_property PACKAGE_PIN B16 [get_ports {JB[3]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[3]}]
##Sch name = JB7
#set_property PACKAGE_PIN A15 [get_ports {JB[4]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[4]}]
##Sch name = JB8
#set_property PACKAGE_PIN A17 [get_ports {JB[5]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[5]}]
##Sch name = JB9
#set_property PACKAGE_PIN C15 [get_ports {JB[6]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[6]}]
##Sch name = JB10
#set_property PACKAGE_PIN C16 [get_ports {JB[7]}]
#set_property IOSTANDARD LVCMOS33 [get_ports {JB[7]}]

Я хочу использовать JB [0] в качестве ввода и JB [1] в качестве вывода,Я пробовал несколько разных синтаксисов, где ни один не работал, например, следующее: 

module Top(
    input clk,
    input JB[0],
    output JB[1],
    output [7:0] JC
    );

// bla

endmodule
...