Почему этот код Verilog дает ошибку компиляции? - PullRequest
Новая
       12

Почему этот код Verilog дает ошибку компиляции?

0 голосов
/ 22 сентября 2019

Я пытаюсь реализовать JK Flip Flop с помощью поведенческого моделирования.Я не уверен, что список чувствительности правильный или нет. 

module JKFF(J,K,clk,Q,Qbar)
  input J,K,clk;
  inout Q,Qbar;
  always @(posedge clk,J,K)
      if(J == 0 & K == 0)begin
        Q = Q;
        Qbar = ~Q;
      end
      else if(J ==0 & K ==0)begin
        Q = 0;
        Qbar = 1;
      end
      else if (J ==1 & K == 0)begin
       Q = 1;
       Qbar = 0;
      end
      else begin
        Q = ~Q;
        Qbar = ~Qbar;
      end
     end
endmodule
...