Еще одна вещь, о которой стоит подумать, стоит ли начинать с изучения ЛВП или изучения булевой логики, карт Карно, теоремы Деморгана, гейтов, реализации арифметики в вентилях и т. Д. Легко написать несинтезируемый ЛВП, если вы не имеют точной мысленной модели того, как будет выглядеть базовое оборудование.
Эта книга - это версия Verilog, которую я использовал в старшекурснике, и, на мой взгляд, она довольно неплохо справилась. Он начинается с материала, упомянутого выше, а также с некоторой базовой, базовой информацией о реализации затворов на уровне транзисторов, а затем знакомит вас с HDL и позволяет вам постепенно создавать более сложные структурные и поведенческие аппаратные блоки. Да, я знаю, что это безбожно дорого, как и большинство учебников для колледжей, но это одна из тех вещей, для которых, по крайней мере, информация, которую я смог найти в Интернете, была крайне неадекватной.
Как только вы будете готовы выбрать HDL, я от всей души рекомендую Verilog (сначала изучив VHDL). Да, когда-то VHDL был гораздо более многофункциональным, чем Verilog, но более поздние версии языка (Verilog 2001, Verilog 2005, SystemVerilog и т. Д.) Обладали большинством интересных функций, а также значительно более надежной поддержкой инструментария. для Verilog и его варианта в наши дни, в дополнение к тому, что он является доминирующим языком, используемым в США (по моему опыту, VHDL используется здесь только при работе с крайними устаревшими блоками и в академических контекстах, частично из-за упомянутой поддержки инструментов ранее). Наконец, как только вы изучите HDL, у вас есть язык аппаратного подтверждения (HVL) в SystemVerilog со строгим синтаксисом, сохраняющим вам хорошую часть кривой обучения. Насколько мне известно, это не так для VHDL.