максимальное количество портов в модуле Verilog или объекте VHDL

Question

Просто из любопытства, есть ли ограничение на максимальное количество портов в модуле Verilog или VHDL-объекте, наложенное их стандартами?

Answer 1

SystemVerilog LRM говорит в 23.2.2 Объявления портов

Реализации могут ограничивать максимальное количество портов в определении модуля, но ограничение должно быть не менее 256 .

Verilog LRM говорит то же самое в 12.3.3 объявлениях портов.

Реально, если вы не используете какой-либо генератор кода (или вам нравится много печатать), вы вряд ли превысит этот предел.