Ошибка завершения компилятора VHDL в тестовом стенде - PullRequest
Новая
       97

Ошибка завершения компилятора VHDL в тестовом стенде

0 голосов
/ 03 мая 2020

Я получаю VHDL-компилятор, выходящий из строки 47 в этом коде, строка 47 является конечным делением. У вас есть идеи, что может быть причиной? Я пытался запустить его в ModelSim, но я не имею ни малейшего понятия, как решить эту проблему 

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;

entity Division_test is
end Division_test;

architecture Division_test_arch of Division_test is
    component Division is
        port (   term_a : in std_logic_vector (7 downto 0);
                 term_b : in std_logic_vector (7 downto 0);
                 result : out std_logic_vector (15 downto 0);
                 ck : in std_logic;
                 reset : in std_logic;
                 start : in std_logic;
                 ready : out std_logic );
    end component;

    signal clk : std_logic := '0';
    signal term_a : std_logic_vector (7 downto 0);
    signal term_b : std_logic_vector (7 downto 0);
    signal result : std_logic_vector (15 downto 0);
    signal ck : std_logic;
    signal reset : std_logic;
    signal start : std_logic;
    signal ready : std_logic;

    begin
        DIV : Division port map 
         ( term_a => term_a,
           term_b => term_b,
           result => result,
           start => start,
           ready => ready,
           reset => reset,
           ck => ck );

        clk <= not clk after 5 ns;
        ck <= clk;
        -- term_a <= "00000000", "00001010" after 40 ns;
        -- term_b <= "00000000",    "00000101" after 40 ns;

        term_a <= "00000000", "00001010" after 40 ns;
        term_b <= "00000000",   "0000100" after 40 ns;

        start <= '0', '1' after 60 ns, '0' after 70 ns;
        reset <= '0', '1' after 10 ns;
end Division_test_arch;
...