Я проводил моделирование пути Rx на X310, чтобы оценить вклад задержки в FPGA в общую задержку и ее зависимость от скорости прореживания.
Моделирование noc_block_ddc показало, что задержка увеличивается с прореживанием, но мне нужно смоделировать весь дизайн. Сгенерировав выходные данные AD C в требуемом формате (14-битный LVDS) с требуемой частотой дискретизации (210 MSPS), и передав их через тестовый стенд Verilog в верхний модуль
Я не могу найти как контролировать скорость прореживания из тестового стенда верхнего уровня. Другими словами, где регистры управления NO C (специально для блока DD C) отслеживаются на входах верхнего уровня?
Кроме того, я хотел бы знать альтернативные подходы (кроме аппаратного обеспечения). тестирование с помощью Chipscope / ILA) для проверки общей задержки компонента FPGA USRP-X310