Новичок в VHDL - PullRequest
Новая
       75

Новичок в VHDL

0 голосов
/ 24 апреля 2020

Я новичок в VHDL. Кажется, у меня возникла ошибка с комбинацией VHDL кодов цифровых схем c. Вот код 

  library IEEE;
use IEEE.std_logic_1164.all;

ENTITY prnum IS
PORT(x3 : in std_logic;
   x2 : in std_logic;
   x1 : in std_logic;
   x0 : in std_logic;
   prime : out std_logic);
END prnum;

ARCHITECTURE structural OF prnum IS
BEGIN
prime <= ((x0 and not x3)or(not x1 and x0 and x2)or(not x3 and not x2 and x1)or(x1 and x0 and not x2));
END structural;

Кажется, я получаю следующие ошибки: 


COMP96 ERROR COMP96_0015: "';' expected." "design.vhd" 16 6
COMP96 ERROR COMP96_0019: "Keyword 'end' expected." "design.vhd" 16 6
COMP96 ERROR COMP96_0016: "Design unit declaration expected." "design.vhd" 16 8

, пожалуйста, помогите мне решить эту проблему. Спасибо

...