Verilog декодер при вводе 'X'

Question

Я пытаюсь сделать 3-в-9 декодер в Verilog. Модуль работает как положено в моделировании, но только тогда, когда входные данные четко определены. Когда вход «X», выходы также «X». Это своего рода имеет смысл, но есть ли способ присвоить значения выходам, даже если вход «X» или «Z» в этом отношении? Что-то вроде сброса, возможно? Ниже приведен шаблон декодера,

always @*
begin
case(3_bit_input)
    3'b000 : begin /*assign outputs*/ end

    3'b001 : begin /*assign outputs*/ end

    3'b010 : begin  /*assign outputs*/ end
    .
    .   
    .
    .
    .
    3'b111 : begin  /*assign outputs*/ end
endcase
end

Answer 1

Да, вы можете добавить метку default: в ветвь, если на входе нет другой метки. Это хорошая идея, чтобы иметь это в любое время, когда вы не исчерпывающе рассмотрели все возможные значения.

Но попытка разобраться с X в динамическом c моделировании может быть проигрышной битвой.