Как я могу изменить этот код, чтобы стать асинхронным счетчиком? - PullRequest
Новая
       34

Как я могу изменить этот код, чтобы стать асинхронным счетчиком?

0 голосов
/ 26 апреля 2020

Я хочу создать блок с помощью этого VHDL-кода для 8-битного счетчика (от 0 до 255) с асинхронной позицией и очисткой, любая помощь будет оценена 

library IEEE; 
use IEEE.std_logic_1164.all;

entity ACNT is
    port( 
        PRN, EN , CLK : in std_logic; 
        CLRN: out std_logic_vector(7 downto 0)
        ); 
end ACNT;

architecture RTL of ACNT is 
    component JKFF 
        port( 
            CLK, PRN, J, K : in std_logic;
            Q,Qn : out std_logic); 
    end component; 
    signal FFQ: std_logic_vector(8 downto 0); 
    signal FFQn: std_logic_vector(8 downto 0); 
    signal VDD: std_logic;
    begin
        VDD <= '1'; FFQn(0) <= EN;   
        jk0 : for j in 1 to 8 generate
            b17 : JKFF port map(CLK => FFQn(j-1),
            PRN => PRN, J => VDD, K => VDD, 
            Q => FFQ(j), Qn => FFQn(j)); 

    end generate; 
        CLRN<= FFQ(8 downto 1); 
end RTL;
...