Глобальные объявления недопустимы в синтаксисе Verilog 2001!

Question

Я написал что-то маленькое в verilog:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

и я получаю эту ошибку: Ошибка: test.v (5): (vlog-2155) Глобальные объявления недопустимы в синтаксисе Verilog 2001 года. Что я делаю не так? Я использую ModelSim XE III / Starter 6.4b - пользовательская версия Xilinx!

Answer 1

Ваше заявление parameter должно быть в модуле:

module a_module ();

  parameter a_parameter = 4;

endmodule

На самом деле, большинство вещей в verilog должно находиться внутри блока модуля.