Как синтезировать ядра Verilog, сделанные в генераторе ядер Xilinx? - PullRequest
Новая
       99

Как синтезировать ядра Verilog, сделанные в генераторе ядер Xilinx?

1 голос
/ 05 марта 2010

Я использовал coregen для разработки ядра делителя. Вот шаги, которые я пытался использовать этот разделитель в моем дизайне (не уверен, что это совершенно правильно): 1) скопировал оболочку (core_name.v), файл .ngc и файл .veo в основную папку проекта 2) создание экземпляра ядра в моем главном модуле verilog с использованием шаблона veo: имя-ядра u1 (.a (a_p), .b (b_p), .c (c_p), .d (d_p); всякий раз, когда мне нужна функция разделения в моем основной Verilog модуль 3) `include" core_name.v "

Когда я делаю проверку синтаксиса, я получаю: "core_name.v" строка 1, ожидающая 'endmodule', найдена 'module'

Посоветуйте, пожалуйста, шаги, необходимые для создания экземпляра ядра в моем проекте ISE и его синтеза.

Спасибо.

1 Ответ

1 голос
/ 05 марта 2010

Я собираюсь предположить, что core_name.v является полным определением модуля, и что вы добавили `` include 'core_name.v "within another module definition (ie, between module and endmodule statements. (I'm thinking this because the verilog parser will want to see an endmodule sometime after a module , but instead is seeing another модуль in core_name.v`).

Попробуйте поставить `` include` вне определения вашего модуля, например 

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

вместо того, что я полагаю, у вас есть: 

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule
...