Ошибка добавления std_logic_vectors - PullRequest
Новая
       6

Ошибка добавления std_logic_vectors

18 голосов
/ 28 октября 2010

Мне нужен простой модуль, который добавляет два std_logic_vectors.Однако при использовании приведенного ниже кода с оператором + он не синтезируется.

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity add_module is
        port(
  pr_in1   : in std_logic_vector(31 downto 0);
  pr_in2   : in std_logic_vector(31 downto 0);
  pr_out   : out std_logic_vector(31 downto 0)  
        );
end add_module;

architecture Behavior of add_module is

begin

    pr_out <= pr_in1 + pr_in2;

end architecture Behavior;

Сообщение об ошибке, полученное от XST

Строка 17. + не может иметь такие операнды в этом контексте.

Я пропускаю библиотеку?Если возможно, я не хочу преобразовывать входные данные в натуральные числа.

Большое спасибо

Ответы [ 4 ]

22 голосов
/ 28 октября 2010

Как вы хотите, чтобы компилятор узнал, подписаны ли ваши std_logic_vectors или нет?Реализация сумматора не одинакова в этих двух случаях, поэтому вам необходимо явно указать компилятору, что вы хотите от него делать; -)

Примечание.Скопируйте / вставьте этот код в предпочитаемый вами редактор VHDL, чтобы его было проще читать. 

library IEEE; 
use IEEE.std_logic_1164.all;
-- use IEEE.std_logic_arith.all; -- don't use this
use IEEE.numeric_std.all; -- use that, it's a better coding guideline

-- Also, never ever use IEEE.std_unsigned.all or IEEE.std_signed.all, these
-- are the worst libraries ever. They automatically cast all your vectors
-- to signed or unsigned. Talk about maintainability and strong typed language...

entity add_module is
  port(
    pr_in1   : in std_logic_vector(31 downto 0);
    pr_in2   : in std_logic_vector(31 downto 0);
    pr_out   : out std_logic_vector(31 downto 0)  
  );
end add_module;

architecture Behavior of add_module is
begin

  -- Here, you first need to cast your input vectors to signed or unsigned 
  -- (according to your needs). Then, you will be allowed to add them.
  -- The result will be a signed or unsigned vector, so you won't be able
  -- to assign it directly to your output vector. You first need to cast
  -- the result to std_logic_vector.

  -- This is the safest and best way to do a computation in VHDL.

  pr_out <= std_logic_vector(unsigned(pr_in1) + unsigned(pr_in2));

end architecture Behavior;
5 голосов
/ 02 ноября 2010

Не использовать std_logic_arith - Я написал об этом (в некоторой степени:).

Do использовать numeric_std - и использовать правильный тип на ваших объектных портах. Если вы делаете арифметику, используйте числовые типы (целые или (не) знаковые векторы, в зависимости от ситуации). Они прекрасно синтезируются.

std_logic_vector с хороши для

  • когда вас не интересуют числовые значения (набор контрольных битов, некоторые биты случайных данных)
  • когда вы не знаете тип ввода (например, сумматор, который может работать как со знаковыми, так и беззнаковыми числами на основе контрольного флага).
0 голосов
/ 21 сентября 2016

Простой способ решить эту ошибку:
Добавить библиотеку без знака,
После этого ваш код начинает работать.

Используйте 

ieee.std_logic_unsigned.all;
pr_out <= pr_in1 + pr_in2;
0 голосов
/ 28 октября 2010

Хороший совет от @Aurelien для использования numeric_std.

Помните, что добавление двух 32-битных значений может привести к 33-битному значению, и решите, как вы хотите справиться с переполнением.

...