Избыточный цикл внутри процесса (VHDL)?

Question

Я прохожу университетский курс по изучению цифрового дизайна с использованием VHDL, а на днях читал книгу, где наткнулся на следующий фрагмент кода:

architecture abstract of computer_system is
    ...

    cpu : process is
        variable instr_reg : word;
        variable PC : natural;
        ...
    begin
        loop
            address <= PC;
            mem_read <= '1';
            wait until mem_ready;
            ...
        end loop;
    end process cpu;
end architecture abstract;

Теперь, какЯ понял это, как только процесс достигнет своего последнего оператора, он вернется и выполнит первый оператор (конечно, при условии, что последний оператор не был wait).И цель loop ... end loop; - повторять промежуточный код до бесконечности.Так не делает ли это цикл избыточным в этом случае?Добавляет ли это какое-либо дополнительное поведение, которое еще не продемонстрировано процессом?

Answer 1

Насколько я вижу, вы находитесь на месте, и вам не нужно иметь там петлю.