Проверка «логических» систем на арене проектирования ИС известна как «Проверка проекта», то есть процесс обеспечения того, что система, которую вы проектируете в аппаратном обеспечении (RTL), реализует желаемую функциональность.
Лестничная логика может быть преобразована в один из современных HDL, как Verilog.
трансформировать каждую лестницу
|---|R15|---+---|/R16|---------(R18)--------|
| |
|---|R12|---+
с выражением типа
always @(*) R18 = !R16 && ( R15 | R12);
или вы можете использовать оператор присваивания
assign R18 = R16 && (R15 | R12);
реле блокировки
assign R18 = (set condition) || R18 && !(break condition);
Затем воспользуйтесь бесплатным симулятором Verilog, таким как Icarus , для разработки тестового стенда и тестирования вашей системы.
Убедитесь, что ваши тестовые сценарии дают хорошее покрытие кода вашей логикой! И если ваше программное обеспечение для лестничного редактирования предоставляет вам достойные возможности именования, используйте их, а не Rnn.
(Примечание: в конвенции Ladder Logic для ПЛК Rnn предназначен для внутренних реле, а Xnn является входом, а Ynn - выходом, что можно быстро найти в одном из онлайновых руководств.
Verilog будет более легким языком для разработки ваших тестов и стендов!
Может быть полезно запрограммировать некоторые задержки устройства.
Извините, я никогда не искал лестничную логику для / из verilog переводчиков ..
но лестничная логика в мои дни только вводилась в компьютер для программирования ПЛК - большинство релейных систем, которые я использовал, были РЕАЛЬНЫМИ реле, подключенными к шкафам !!
Удачи.
JBD
Существует несколько бесплатных редакторов релейной логики (с симульторами).
вот тот, который работает на окнах предположительно:
http://cq.cx/ladder.pl