VHDL группирует несколько выходных std_logic_vectors в один std_logic_vector

Question

Мне нужно спроектировать 32-битный ALU, объединив 8 уже разработанных 4-битных ALU.Я не могу понять, как взять 8 4-битных сигналов и связать их с 32-битными сигналами для 32-битного ALU.

Я хочу сказать что-то вроде этого (для самых низких4-разрядный АЛУ):

  a0: four_bit_ALU port map(A      => A(3 downto 0), 
                            B      => B(3 downto 0), 
                            Cin    => sub, 
                            Less   => l, 
                            Cout   => c(0), 
                            Result => result(3 downto 0), 
                            OP     => m);

Где «А» и «В» - это два аргумента АЛУ, а «результат» - 32-разрядный выход.Проверка этого дает все биты результата как неопределенные, хотя.Я протестировал 4-битный ALU и у меня нет таких проблем.

Answer 1

Угадайте: возможно, вы вводите в заблуждение входы в ваш 4-битный АЛУ и оставляете что-то вроде Cin привязанным к неопределенному сигналу?

Вам придется публиковать больше кода, если вы ожидаете какой-либопомогите другим, чем малообразованные догадки.