Когда и почему вы должны использовать DUT при тестировании модуля Verilog?

Question

Я только начал изучать программные стенды для модулей Verilog. Я заметил, что когда тестовый стенд вызывает модуль, он помещает DUT между именем модуля и списком чувствительности. Что это значит и зачем это нужно?

Answer 1

Когда вы создаете экземпляр модуля, вы должны дать экземпляру имя.например,

serial_port user_terminal (port mapping);
serial_port debug_port (port mapping);

будет дважды создавать экземпляр модуля serial_port , один из которых будет называться user_terminal , а другой - debug_port .

В вашем случае DUT является аббревиатурой для тестируемого устройства и используется в качестве имени экземпляра для вашего модуля.

Возможно, вы захотите проверить Doulos Verilog Введение .