Реализуйте VHDL / Verilog только с использованием справочных таблиц в Xilinx ISE

Question

Есть ли способ сказать ISE, чтобы синтезировать мой код VHDL / Verilog в комбинационные схемы, состоящие только из справочных таблиц?Я хотел бы избежать мультиплексоров, множителей и тому подобного в технологической схеме ... и не прочь иметь неоптимизированную (со многими компонентами, чем оптимальная) версию из-за этого предпочтения.

Спасибо SOCommunity!

Answer 1

Есть способ сделать это.Посмотрите в руководстве пользователя XST переключатели, управляющие использованием примитивов, которых вы хотите избежать:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst_v6s6.pdf

или:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst.pdf

в зависимости от вашей целевой архитектуры.

Например, чтобы избежать блоков DSP, используйте:

-use_dsp48 no

Чтобы избежать автоматической упаковки в BRAM, используйте:

-auto_bram_packing no

ThisКоммутатор также может быть полезен:

-slice_utilization_ratio

, как и другие.

У меня есть удобный способ просмотреть доступные коммутаторы вместе с некоторыми пояснениями того, что они делают, на моем сайте:

https://www.boldport.com/flow/#new/options

(нажмите «Изменить», а затем «Дополнительные параметры ...»)

Надеюсь, это поможет.

Answer 2

В Xilinx вы можете использовать языковые шаблоны для этой цели.Выберите устройство, которое вы используете, и проверьте доступный тип LUT и других компонентов.Вы можете индивидуально создать эти LUT в своем проекте.

Возможно, вам придется отключить опцию «оптимизация во время синтеза» в свойствах XST, чтобы это работало правильно.

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/ise_p_lt_using_language_templates.htm