Вот некоторый код Verilog, который я пытаюсь запустить в Modelsim.
parameter Data_width = 8; //DATA SIZE
input CLK, RST;
input [Data _width-1:0] D;
Когда я пытаюсь его скомпилировать, компилятор жалуется на Data_width в последней строке, говоря, что он ожидает идентификатор,Я мог бы жестко закодировать число там, чтобы избавиться от проблемы, но я бы предпочел использовать переменную в случае, если я хочу изменить ее, чтобы мне не пришлось ее менять.Как это можно исправить?