несоответствие ширины фиксирующего бита

Question

Я запустил этот код для проверки lint (spyglass):

     1 module test(
     2         output  [7:0] O_O,
     3         input   [7:0] I_1,
     4         input   [7:0] I_2
     5 );
     6
     7         wire    [14:0] result;
     8
     9         assign result = (I_1 + I_2) << 5;
    10         assign O_O = result[7:0];
    11 endmodule

Я получаю это предупреждение:

    Bit-width mismatch in signal assignment (LHS: 'O_O' width 8 should match RHS: '((I_1 + I_2) << 5)' width 14). [Hierarchy:test]

Чтобы избежать этого предупреждения, я изменил свой кодкак это:

     1 module test(
     2         output  [7:0] O_O,
     3         input   [7:0] I_1,
     4         input   [7:0] I_2
     5 );
     6         wire    [15:0] result;
     7
     8         assign result = (I_1 + I_2) << 5;
     9         assign O_O = result[7:0];
    10 endmodule

Тогда получено это предупреждение

    Port 'O_O[4:0]' is 'tied-low'

Есть какие-нибудь рекомендации по исправлению этих предупреждений?

Answer 1

Это работает?

 1 module test(
 2         output  [7:0] O_O,
 3         input   [7:0] I_1,
 4         input   [7:0] I_2
 5 );
 6
 7         wire    [14:0] result = (I_1 + I_2) << 5;
 8
 9         assign O_O = result[7:0];
10 endmodule

Answer 2

Должен быть способ сообщить контролеру lint, что вы хотите, чтобы эти биты всегда были нулями.Вам нужно будет прочитать документы, чтобы узнать, как, хотя - может быть, специальный комментарий, который вы можете добавить в исходный код, или отдельный файл конфигурации, чтобы сказать «ожидайте это предупреждение в этой строке кода»

Answer 3

В окне предупреждения есть опция для переноса этого предупреждения в файл отказа, i, e

.awl
.swl

, который будет отображать преднамеренно добавленные данные и должен игнорироваться, больше не отражается в окне предупреждения.

Answer 4

Вы можете создать файл отказа, чтобы отменить все такие предупреждения в Spyglass.