VHDL - Класс объекта Formal Параметр функции не может быть переменной - PullRequest
Новая
       10

VHDL - Класс объекта Formal Параметр функции не может быть переменной

0 голосов
/ 24 апреля 2019

Я пытаюсь написать какой-нибудь VHDL для добавления значения знака (перегрузка +) без использования + в коде.Использование Quartus 2 13.0 Cyclonce IV E EP4ce115F29C7

Когда я пытаюсь скомпилировать свой текущий проект, я получаю трассировку стека: enter image description here

, которая указывает мне на эту строку: 

variable sum:std_logic_vector(max downto 0);

Я не уверен, где я иду не так, я искал материал по этому вопросу, но не мог ничего найти.

Вот мой код: 

Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

package SIGN_MAGNITUDE_ARITH is 
    constant word_size: positive := 32;
    type SIGN_MAG is array(natural range <>) of std_logic;
    function "+"(L:SIGN_MAG; R:SIGN_MAG;) return SIGN_MAG;
    --function "-"(L: SIGN_MAG; R: SIGN_MAG;) return SIGN_MAG;
    --function "*"(L: SIGN_MAG; R: SIGN_MAG;) return SIGN_MAG;
    --procedure "/"(signal Z, D: in SIGN_MAG; signal Q,R: out SIGN_MAG);
end;

package body SIGN_MAGNITUDE_ARITH is
    -- Sign Magnitude addition (overload "+")
    function "+"(L: SIGN_MAG; R: SIGN_MAG;) return SIGN_MAG is
        constant max = (MAX(R'length, L'length));
        variable carry:std_logic:='0';
        variable sum:std_logic_vector(max downto 0);
    begin
        if(L(L'length-1)='0') and (R(R'length-1)='0') then
            for i in 0 to max - 2 loop
                sum(i):= L(i) xor R(i) xor carry;
                carry:=( L(i) and R(i) ) or ( L(i) and carry ) or ( R(i) and carry );
            end loop;
            sum(max-1):=carry;
            sum(max):='0';
        end if;
        return sum;
    end;
end;
...