Как исправить предупреждения «многократное управление портом» System Verilog - PullRequest
0 голосов
/ 11 апреля 2019

У меня есть AXI UVC, который можно настроить как ведущий или ведомый, и интерфейс с 3 блоками тактирования (mst_cb, slv_cb, mon_cb). Я получаю предупреждающие сообщения о том, что порт управляется множеством портов. Как вы исправляете эти предупреждающие сообщения?

Я не уверен, но я думаю, что проблема заключается в том, что порты имеют разные направления в зависимости от используемого блока синхронизации (т. Е. AWREADY - это вход для Master и выход для Slave).

interface axi_if();
  logic aclk;
  logic awready;

  clocking mst_cb @(posedge aclk);
     input awready;
  endclocking

  clocking slv_cb @(posedge aclk);
    ouput awready;
  endclocking

endinterface

Я попытался временно удалить ведомый блок синхронизации, и предупреждающие сообщения исчезли. Тем не менее, мне нужен ведомый блок синхронизации, когда UVC настроен как подчиненный.

1 Ответ

0 голосов
/ 11 апреля 2019

Скорее всего, это потому, что кто-то постоянно присваивает aready. Поменяйте декларацию на провод.

...