Генерация случайных чисел, в том числе отрицательных VHDL - PullRequest
Новая
       13

Генерация случайных чисел, в том числе отрицательных VHDL

0 голосов
/ 08 мая 2019

В настоящее время я работаю над унифицированным проектом (vhdl), и мне нужен код, который поможет мне генерировать случайные числа из диапазона, например -32, + 32.

Я нашел некоторый код, но он генерирует только от 0 до 32, потому что я не знаю, как мне удалось генерировать отрицательные. 

entity rand_gen is
end rand_gen;

architecture behavior of rand_gen is 

signal rand_num : integer := 0;

begin

process
    variable seed1, seed2: positive;              
    variable rand: real;  
    variable range_of_rand : real := 32.0;   
begin
    uniform(seed1, seed2, rand); 
    rand_num <= integer(rand*range_of_rand);  
    wait for 10 ns;
end process;
...