Как этот цикл будет работать на языке SystemVerilog?

Question

Как этот цикл будет работать на языке SystemVerilog?

for(bit [2:0] i = 0; i < 4; i++)

Какими будут значения i после каждой итерации при условии, что у меня 3-битный провод?

Answer 1

bit [2:0] i;

Поскольку i является 3-битным значением, оно может принимать значения от 0 до 7.

поэтому i получит значения 0,1,2,3