Проблема с wait_order в Modelsim - неожиданное ключевое слово

Question

Я пытаюсь запустить некоторый код с веб-сайта chipverify в Modelsim, и он не работает - и я понятия не имею, почему.Пример с веб-сайта о wait_order.

module tb;
  // Declare three events that can be triggered separately
  event a, b, c;

  // This block triggers each event one by one
  initial begin
    #10 -> a;
    #10 -> b;
    #10 -> c;
  end

  // This block waits until each event is triggered in the given order
  initial begin

    wait_order (a,b,c) 
      $display ("Events were executed in the correct order");
    else 
        $display ("Events were NOT executed in the correct order !");  
  end
endmodule

Я ожидаю вывод:

Events were executed in the correct order.

Но вот я получаю что-то вроде этого:

syntax error, unexpected "SystemVerilog keyword 'wait_order'"

Answer 1

Это невыполненная функция SystemVerilog в Modelsim. Проверьте документацию.

SystemVerilog sequence с утверждениями дают вам практически одинаковую функциональность.