Итак, у меня проблема. Мой проект состоит из сложных каналов UART TX и RX с большим количеством комбинационной логики и двумя тактовыми частотами 50 МГц и 200 МГц. Я правильно выполнил ограничения SDC, поэтому у меня есть положительная настройка и время ожидания на быстрых и медленных часах. Я сделал более оптимизацию скорости. Когда у меня только один канал TX-RX, подключенный внутри FPGA, все работает правильно. Использование ресурсов ПЛИС 2% (циклон v). Но когда я выполняю 16 одинаковых каналов TX-RX, все нестабильно. Иногда половина каналов работает правильно, а другая - нет. Причем при каждом запуске каналов разное количество рабочих частей. Например, сейчас у меня 2,5,7 канала не работают должным образом, но другой запуск 1,8,5 не работает. Мое время в анализаторе таймера не показывает отрицательного провала. Использование ресурсов составляет 25%. Я даже сделал двойной триггер на выходе медленных тактовых импульсов на быстрые и наоборот. В моделях сим функционал правильный. Но все это ведет себя странно, когда я исполняю 16 каналов вместо одного. Хотя нет явных ошибок ни в дизайне, ни в настройках квартуса, ни во времени, ни в sdc, ни где-либо еще. Так что не так?