В Verilog я могу проверить, существует ли файл, открыв его, а затем проверив, равен ли дескриптор файла нулю, и если он не предполагает, что файл не существует. Например, следующим образом:
module testbench;
function file_exists;
input [80*8:0] filename;
integer file;
integer error;
begin
file = $fopen(filename, "r");
if (!file) begin
$display("\nFile Open Failed with Error Code = %x", error);
file_exists = 0;
end
else begin
$fclose(file);
file_exists = 1;
end
end
endfunction
integer x;
initial begin
x = file_exists("sdfsdf.txt");
$display("x: %0b", x);
end
endmodule
Как я могу сделать то же самое в VHDL?