Сигналы становятся неопределенными, даже если назначение сигналов выполняется внутри процесса VHDL - PullRequest
Новая
       29

Сигналы становятся неопределенными, даже если назначение сигналов выполняется внутри процесса VHDL

0 голосов
/ 03 мая 2019

Скажем, у меня есть этот фрагмент кода VHDL, присутствующий в архитектуре объекта 

p1 : process(resetn)
begin 
   if resetn'event and resetn = '0' then
      A <= '0';
      B <= '0';
   end if;
end process

И у меня есть другой процесс 

p2 : process(clk)
begin
   if clk'event and clk = '1' then
      if some_expression then
         A <= '1';
      elsif some_other_expression then
         B <= '1';
      end if;
   end if;
end process

И сигналы A и B определеныследующим образом: 

signal A :  std_logic;
signal B :  std_logic;

Что я вижу, так это то, что в начале симуляции мой испытательный стенд снова сбрасывается с 1-> 0 -> 1 (после определенных нс)

Тем не менее, этим сигналам A и B не присваивается значение «0», и они остаются «U», что также на протяжении всего моделирования (несмотря на то, что я проверяю, что и some_expression, и some_other_expression оба поражены)

Есть идеи почему?

...