Когда я читаю из Chisel wiki , можно объявить несколько тактовых доменов в одном модуле.
Но если нам нужно прочитать / записать сигнал через два разных тактовых доменаважно управлять метастабильностью (с двойной d-защелкой, асинхронным fifo, ...).
Если мы не управляем этим, это ошибка проектирования.Есть ли способ попросить долото проверить неправильное пересечение часового домена в дизайне?