Преобразование массивов в std_logic_vector в VHDL? - PullRequest
0 голосов
/ 29 октября 2018

Я объявил массив

type REG_TYPE is array(0 to FIR_ORDER - 1) of
  signed(DATA_WIDTH + COEFF_WIDTH - 1 downto 0)

и сигнал temp этого типа:

signal temp: REG_TYPE;

Для достижения цели мне нужно использовать сумматоры и множители. При применении определенной логики я сталкиваюсь с ситуацией, когда мне нужно вызвать сумматор, результатом которого является STD_LOGIC_VECTOR, для сопоставления с темпом типа REG_TYPE.

Это приводит к ошибке. Как поступить?

...